.

12:out<=8'b1111_1011; 13:out<=8'b1111_1101; 14:out<=8'b1111_1110; 15:out<=8'b1111_1111; endcase end endmodule

②测试模块 `timescale 1ns/1ps module tb_run; reg clk_test; reg rst_test; wire [7:0]out_test; initial clk_test=0;

always #1 clk_test=~clk_test; initial begin

;..

.

rst_test=1; #1 rst_test=0; #1 rst_test=1; #180 rst_test=0; #1 rst_test=1; end

run UUT_run(.clk(clk_test),.rst(rst_test),.out(out_test));

endmodule ③仿真后的波形截图

;..

.

④综合后的RTL图形

1.有限状态机设计（教材Figure 6.86） ①编写模块源码

module sequence (Clock,Resetn,w,z);

input Clock,Resetn,w; output z; reg [3:1]y,Y;

;..

.

parameter [3:1]A=3'b000,B=3'b001,C=3'b010,D=3'b011,E=3'b100;

always@(w,y)

always@(negedge Resetn,posedge Clock)

if(Resetn==0)

y<=A; case(y)

A:if(w) Y=D; else Y=B; B:if(w) Y=D; else Y=C; C:if(w) Y=D; else Y=C; D:if(w) Y=E; else Y=B; E:if(w) Y=E; else Y=B; default: Y=3'bxxx;

endcase

else

y<=Y;

;..