实验二 电路图方法分层设计：全加器
一、实验内容
1、 建立一个新的工程(cpld 9500系列) 2、 建立一个独立的电路图（All_ADD） 3、 输入电路图： 一位全加器
图2-1一位全加器
4、 建立测试波形方法仿真激励图形
图2-2波形仿真激励
5、 功能仿真
记录结果，分析正确性。 6、 生成电路模块
图2-3模块建立
7、 利用电路模块设计8位全加器，（新电路图或者顶层电路图）
图2-4 8位全加器(顶层电路图)
8、 建立测试波形方法仿真激励图形
图2-5 8位全加器波形仿真激励
9、 学习总线数据预置方式：通过使用相同名字来对总线进行连接设置，和总线数据格式。
二 实验结果
一位全加器功能仿真结果：
图2-6 功能仿真结果
8位全加器功能仿真结果一（无进位）：
图2-7 功能仿真结果
8位全加器功能仿真结果二（有进位）：
图2-8 功能仿真结果
三 实验结果讨论分析
本次试验充分体现了模块化设计思想，首先我们运用库文件实现了一位全加器，也即实验中的ALL_ADD模块，在实现此模块后进行仿真分析，确定无误后，运用8个一位全加器实现实现8位全加器，考虑进位。
在实验中进一步熟悉了软件的使用流程和具体的实际操作如操作总线结构等基本操作，
可谓知行合一。
指导教师签字：