本课题，可以用两片74LS192代替74LS193，先将两片74LS192连接成100进制的可逆，然后将其改成十六进制的计数器。用一全加器将两片74LS192的输出信号八位转化成四位，再接给CC4514的输入端。

控制电路也可由异或门74LS86和与非门74LS00构成。将双方终端指示灯的正接至异或门的2个输入端，当获胜一方为“1”，而另一方则为“0”，异或门输出为“1”，经与非门产生低电平“0”，再送到两74LS192计数器的置数端LD，于是计数器停止计数，处于预置状态，此时，同样将各自计数器数据端D0、D1、D2、D3和输出Q0、Q1、Q2、Q3对应相连，则输入也就是输出，从而使计数器对脉冲不起作用。

其他电路基本保持不变。 两个方案的对比：

两个方案对比，明显方案一优于方案二，方案二要多加一块计数器和一块全加器，这样无疑增加了电路的成本，且方案一的连接较为简单，但当没有74LS193芯片时，我们可以用方案二代替方案一。所以在方案的选择上一般选择方案一。 设计方案论证：

该控制系统由输入、输出和控制器模块构成。输入模块完成裁判启动命令和两个按钮信号的输入，其逻辑关系由门电路实现；控制器模块完成对输入脉冲信号的统计，由可预置加／减计数器构成,其预置数为0100，作为加／减计数的起点，加／减计数的脉冲源分别取自两个按钮信号，计数器输出状态变量进入输出模块；输出模块完成计数器统计信号的翻译与显示(可由发光二极管完成)并给出一个此次比赛结束信号。

三、单元电路设计与参数计算

1．触发电路：

2．计数电路：

74LS193是双时钟4位二进制同步可逆计数器。

74LS193的特点是有两个时钟脉冲（计数脉冲）输入端CPU和CPD。在RD=0、LD＝1的条件下，作加计数时,令CPD＝1,计数脉冲从CPU输入；作减计数时，令CPU＝1，计数脉冲从CPD输入。此外，74LS193还具有异步清零和异步预置数的功能。当清零信号RD＝1时，不管时钟脉冲的状态如何,计数器的输出将被直接置零；当RD＝0,LD＝0时，不管时钟脉冲的状态如何，将立即把预置数数据输入端A、B、C、D的状态置入计数器的QA、QB、QC、QD端，称为异步预置数。

3. 译码电路：

4.胜负显示器：

74HC160 同步十进制计数器(带异步清零. )( 可直接复位与时钟无关) 引脚 1---*R 2---CP 3---A 4---B 5---C 6---D 7---EN1 8---VSS

9---PE 10---EN2 11---QD 12---QC 13---QB 14---QA 15---C0 16---VDD 原理

CP *R EN1 EN2 PE 功能

Q 0 Q Q Q 复位

Q 1 1 0 1 计数和C0复位 Q 1 0 1 1 计数复位

Q 1 0 0 1 计数和C0复位 上 1 Q Q 0 预置 上 1 1 1 1 加计数 说明: 上------上升沿 . C0为进位输出

四、总电路工作原理及元器件清单

1.总电路工作原理