表4.5 6116芯片引脚及其引脚说明

6、2816

如图4.6所示

表4.6 2816芯片引脚及其引脚说明

7、74LS244

如图4.7所示

表4.7 74LS244芯片引脚及其引脚说明

8、74LS373

如图4.8所示

表4.8 74181芯片引脚及其引脚说明

4.2硬件实现

4.2.1硬件原理图

本次我们采用的方案是微程序控制，且主、控存分开的方案，即采用微程序控制方式，实现主存储器（MM）和微程序控制存储器（CM）不共用一个存储器的方式完成方案的设计。同时在实施的过程中，采用部分电路用FPGA方式下载、部分电路用硬件搭建的方式完成,,其中运算器和存储器部分由硬件搭线完成，主存使用6116芯片实现，控存与主存分开，使用2816芯片实现，然后时序控制部分选择用FPGA方式下载，最后汇总在一起，形成实现所有功能的整体计算机系统。具体的电路设计图如图4.9所示：

?结果显示灯1113S3~S0Ib3Ib2Ib1Ib0Ia3Ia2Ia1Ia016178191615129852M6428Q7Q6Q5Q4Q3Q2Q1QVcc373GND20108D7D6D5D4D3D2D1D18171413874220VccGND2816Vcc2816A7A6A5A4A3A2A1A0113 F3Vcc1A7A6A5A4A3A2A1A012345678234567811 F2 10 F1 9 F0M122413 F3Vcc111 F2 10 F1 9 F0M1224ALU181ALU181A3A2A1A0B3B2B1B019212321820232A3A2A1A0B3B2B1B019212321820232开关9 YdVcc112 Yc 7 Yb 4 YaGND16LS1578B3B2B1B0A3A2A1A01114191615129852191615129852521013638Q7Q6Q5Q4Q3Q2Q1QGNDVcc8Q7Q6Q5Q4Q3Q2Q1QVccOECPQ3Q3Q2Q1Q0GND395PE 8D7D6D5D4D3D2D1D1817141387428D7D6D5D4D3D2D1D181714138742 Vcv373373GND 10 10910111213141516 T4GNDD3D2D1D0DsMR6512 Yc4321879 7 Yb 4 YaGND11131617864220Ib3Ib2Ib1Ib0Ia3Ia2Ia1Ia0GND10回存244Vcc1Yb3Vn2Yb1Yb0Ya3Ya2Ya1Ya09 12 Yc 7 Yb 4 YaGND97531214161816 YdVcc1 YdVcc1 8LS1578LS157B3B2B1B0A3A2A1A0B3B2B1B0A3A2A1A01114521013631114521013631916151298528Q7Q6Q5Q4Q3Q2Q1QVcc3738D7D6D5D4D3D2D1D111320Ib3Ib2Ib1Ib0Ia3Ia2Ia1Ia0GND10输入244Vcc1Yb3Vn2Yb1Yb0Ya3Ya2Ya1Ya0975312141618171615141311109I/I/I/I/I/I/I/I/0807060504030201Vcc181714138742输入主存内容16178642&6116T4?A7A6A5A4A3A2A1A012345678GND 129 YdVcc112 Yc 7 Yb 4 YaGND LS1578B3B2B1B0A3A2A1A0111452101363910111213141516CETPE Q3Q2Q1Q0Tc161Vcv? GNDCEPD3D2D1D0CPMR65432187图4.9 系统总框架引脚图

&T4GND 10GND&&?&?T4T3T220Vcc1Yb3Vn2Yb1输入244Yb0Ya3Ya2Ya1GND10Ya097531214161811131617864220Ib3Ib2Ib1Ib0Ia3Ia2Ia1Ia0GND10输入244Vcc1Yb3Vn2Yb1Yb0Ya3Ya2Ya1Ya0975312141618171615141311109171615141311109I/I/I/I/I/I/I/I/0807060504030201122012I/I/I/I/I/I/I/I/0807060504030201