课程设计说明书
2 软件介绍
Quartus设计软件是Altera提供的完整的多平台设计环境，能够直接满足特定设计需要，为可编程芯片系统（SOPC）提供全面的设计环境。Quartus软件含有FPGA和CPLD设计所有阶段的解决方案。
Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
Quartus II（3.0和更高版本）设计软件是业界唯一提供FPGA和固定功能HardCopy器件统一设计流程的设计工具。工程师使用同样的低价位工具对Stratix FPGA进行功能验证和原型设计，又可以设计HardCopy Stratix器件用于批量成品。系统设计者现在能够用Quartus II软件评估HardCopy Stratix器件的性能和功耗，相应地进行最大吞吐量设计。
Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。
2.0版Quartus II设计软件现在除了支持Altera的APEX 20KE，APEX 20KC，APEX II，ARM的Excalibur嵌入处理器方案，Mercury，FLEX10KE和ACEX1K之外，还支持MAX3000A，MAX7000系列乘积项器件。MAX3000A和MAX7000设计者现在可以使用QuartusII设计软件中才有的所有强大的功能。
QuartusII2.0安装软件为290M,完全安装为700M,如果定制安装，不选择Excalibur嵌入处理器，则安装所需空间为460M,比QuartusII1.1版本减少一半以上的空间要求，却能支持ALTERA全部芯片的开发。同时软件的装载，编译，仿真速度比1.1版本大大加快。
QuartusII2.0 设计软件通过增强层次LogicLock模块级设计方式，将性能平均改善15%。LogicLock设计流程把整个模块的放置交由设计者控制，如果必要的话，可以采用辅助平面布置。LogicLock设计流程运行设计者单独地优化和锁定每个模块的性能，在大型SOPC设计的构建过程中也保持整个系统的性能。2.0版Quartus II设计软件把新的LogicLock设计流程算法集成到未来的Altera器件中，该算法充分利用了模块级设计的优势。
QuartusII2.0增加了一个新的快速适配编译选项，选择中这个选项，将会比缺省设置要缩短50%的编译时间。快速适配功能保留了最佳性能的设置，加快了编译过程。这样布局适配算法反复的次数更少，编译速
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度更快，对设计性能的影响最小。
2.0版Quartus II设计软件引入了新的功能，加快验证过程，这通常是SOPC设计流程中最漫长的阶段。在最初的编译时间中，新的SignalProbe技术允许用户在保留设计最初布线，时限和设计文件的同时把内部节点引到未用的管脚进行分析。SignalProbe技术完成了现有SignalTap嵌入逻辑分析的功能。而且，设计者能够使用新版本中提供的HDL测试模板快速地开发HDL仿真矢量。
2.0版Quartus II设计软件也可以自动地从QuartusII仿真器波形文件中创建完整的HDL测试平台。
2.0版Quartus II设计软件也支持高速I/O设计，生成专用I/O缓冲信息规范（IBIS）模型导入到常用的EDA信号集成工具中。IBIS模型根据设计中每个管脚的I/O标准设置来定制，简化第三方工具的分析。
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3课程设计步骤
3.1 状态机的基本原理
状态机是表示有限个状态以及这些状态之间的转移和动作等行为的数学模型，它是由一组状态、一个初始状态、输入和根据输入及现有状态转换为下一个状态的转换函数组成。有限状态机是一种基本的、简单的、重要的形式化技术，在软件设计中常常采用。它是描述一个由有限个独立状态组成的过程，这些状态可以互相迁移，直到最终离开这个过程。采用有限状态机可以使设计过程直观简单易于理解，随着硬件设计软件化趋势的加剧，在运用VHDL硬件描述语言设计数字系统时，利用有限状态机成为了可靠方便的途径。控制器作为电子系统设计的核心部分，在EDA软件平台上，借助有限状态机表示方法符合人的逻辑思维的特征，将控制功能用有限状态机来建模实现，有许多优越之处，以使FSM成为大型控制电路设计的有力工具。
除了输人信号、输出信号外，状态机还包含一组寄存器记忆内部状态。状态机寄存器的下一个状态及输出，不仅同输入信号有关，而且还与寄存器的当前状态有关，状态机有两个主要部分：即组合逻辑和寄存器部分。组合逻辑部分又可分为状态译码器和输出译码器，状态译码器确定状态机的下一个状态，即确定状态机的激励方程，输出译码器确定状态机的输出，即确定状态机的输出方程。
3.2 电梯控制器的功能模块
电梯控制器的功能模块如图4-1所示，包括主控制器、分控制器、楼层选择器、状态显示器、译码器和楼层显示器。乘客在电梯中选择所要到达的楼层，通过主控制器的处理，电梯开始运行，状态显示器显示电梯的运行状态，电梯所在楼层数通过译码器译码从而在楼层显示器中显示。分控制器把有效的请求传给主控制器进行处理，同时显示电梯的运行状态和电梯所在楼层数。由于分控制器相对简单很多，所以主控制器是核心部分。
分控制器 主控制器 译码器 楼层显示器 状态显示器 楼层选择器 图3-1 电梯控制器原理图
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3.3 电梯控制器的流程图
外部按键
请求信号寄存器 状态寄存器 内部软件执行机构
外部硬件执行机构 图3-2 总流程图
初始化 等待 否 是否有请求？ 是 目标层与本层是否同层？ 否 是 判定电梯运行方向 电梯运行 楼层检测 否 是否目标层？ 是 电梯停止 开门 关门 否 是否停止运行？ 是 停止 图3-3 电梯控制主流程图
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