四川师范大学成都学院电子工程系课程设计报告

在项目编译仿真成功后将设计的十进制计数器电路设置成可调用的元件cnt10_v.bsf，用于以下四位十进制计数器的顶层设计。

cnt10_vCLKRSTENCQ[3..0]COUT

inst

图3 十进制计数器元件符号

2.1.2 位十进制计数器的顶层设计

顶层电路原理图如图4所示。文件名4cnt10.bdf。

该顶层设计可以用原理图输入的方法完成。在QuartusII中，新建一个原理图编辑窗口，从当前的工程目录中调出4片十进制计数器元件cnt_v，并按4所示的4位十进制计数器的顶层原理图完成电路接线。

完成4位十进制计数器的顶层原理图编辑以后，即可进行仿真测试和波形分析，其仿真输出波形如图5所示，当CLR=0，EN=1时其计数值在0～9999之间的变化，COUT为计数进位输入信号，在实际应用中可作为超量程报警信号，因此仿真结果真确无误。此后，可将以上设计的4位十进制计数器设置成可调用的元件4cnt10.bsf以备高层设计中使用，其元件符号如图6所示。

图4 十进制计数器的顶层原理图

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图5 四位十进制计数器的仿真图 4cnt10clkrstenout1[3..0]out2[3..0]out3[3..0]out4[3..0]coutinst

图6 元件封装符号图

2.2 闸门控制模块EDA设计

根据以上所述，频率计电路工作时先要产生一个计数允许信号（即闸门信号），闸门

信号的宽度为单位时间如1s，在闸门信号有效时间内，对被测信号计数，即为信号的频率，该频率计电路的精度取决于闸门信号T，该模块课分为2个子模块，一个是定是信号模块，一个是控制信号发生器模块。

2.2.1 定时信号模块Timer

根据设计要求，对于4位十进制计数器来说，当闸门信号的最大采样时间为1s时，其计数值在0～9999之间，则最大频率为9999Hz，此即位频率计电路工作的1档；当闸门信号的最大采样时间为0.1s(100ms)时，其计数值在0～9999之间，把它转化为频率则为最小频率为10Hz，最大频率为9999Hz，此即为频率计电路工作的2档；当闸门信号的最大采样时间为0.01s(10ms)时，其计数值在0～9999之间，把它转换为频率则为最小频率为100Hz，最大频率为999900Hz或999.9KHz，此即为频率计电路工作的3档；当闸门信号的最大采样时间为0.001s(1ms)时，其技术值在0～9999之间，把它转换为频率则为最小频

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率为1000Hz，最大频率为9999000Hz或9.99MHz，此即为频率计电路工作的4档。 本设计中假设输入的系统基准时钟为1KHz，为产生4种不同的闸门信号T，可由一组3级模10计数器对1KHz信号进行分频，为控制信号发生器提供4种不同的频率信号，通过数据选择器41MUX利用量程选择开关控制闸门信号T的基准时钟，原理如图7所示。 图7中，cnt10_v为已设计好的十进制计数器元件，可直接把该模块作为底层元件使用，41MUX为4选1数据选择器，其4个输入为1KHz信号进行分频后的4中不同的频率信号L4(1s)、L3(100ms)、L2(10ms)、L1(1ms)。A、B为量程选择开关，其4种不同编码状态00、01、10、11通过4选1数据选择器分别选择输出4种不同的频率信号到Bclk，

Blck将作为控制信号发生器模块的控制时钟脉冲。A、B的4种不同编码状态通过2-4

译码器74139M产生4个量程状态显示信号p0(1档)、p1(2档)、p3(3档)、p4(4档)。图8为其编译仿真后的输出时序波形图，生成的元件符号图如图9所示。

OUTPUTBclk1msINPUTVCCcnt10_v1msCLRCLKRSTENinstCQ[3..0]COUT10msCLRENAcnt10_vCLKRSTENinst1ABGABCQ[3..0]COUT1sVCCENA74139MY0NY1NY2NY3Np0p1p2p3cnt10_vCLKRSTENinst2GNDinst4CQ[3..0]COUT100ms1s100ms10ms1msMUX41INHD0D1D2D3QOUTPUTp0BclkBAINPUTVCCINPUTVCCS1S0inst3OUTPUTOUTPUTp1p2OUTPUTp3

图7 定时信号模块原理图

图8 仿真输出波形

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Timerl1BABclkp0p1p2p3inst

图9 定时信号模块

2.2.2 控制信号发生器模块T_con

控制信号发生器原理图如图10，文件名T_con.bdf。

该模块主要根据输入的控制时钟脉冲，产生计数允许信号EN，该信号的高电平是持续时间即计数允许时间输入的控制时钟脉冲周期；产生清零信号CLR，在计数使能前对计数器清零；产生存储信号XEN，在计数后，利用上升沿把最新的频率测量值保存在显示寄存器中。

控制信号发生器用74161构成4分频计数器，用一个与非门，一个或非门和一个异或门实现3种译码状态，以便产生清零信号CLR，使能信号EN和存储信号XEN。其仿真输出波形图如图11，编译仿真真确无误后，生成元件符号图12所示。

NOR2OUTPUTEN74161LDNABCDENTENPCLRNGNDinst1NAND2QAQBQCQDRCOOUTPUTCLRinst2VCCBclkNOTXOROUTPUTinst6CLKCOUNTERinstXENinst3

BclkINPUTVCC

图10 信号发生器模块原理图

图11 仿真输出波形

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