（４）结果不对。加法器会多次运算。
3．32 如果将例4.12中的两条指令修改如下，试写出运算结果及其
标志位，并分析各标志的意义。 MOV AL，7FH ADD AL，80H 答：（AL）=FFH； ZF=0：因为运算结果非零；
CF=0：因为加法运算的最高位没产生进位，
OF=0：因为C1⊕Cf=0，表明有符号数运算发生没溢出， SF=1：因为运算结果的最高位为1,
PF=1：结果中“1”的个数为偶数个，所以PF=1。
3．33 如果将例4.12中的两条指令修改如下，试写出运算结果及其
标志位，并分析各标志的意义。 MOV AL，7FH SUB
AL，1
答：（AL）=7EH； ZF=0：因为运算结果非零；
CF=0：因为加法运算的最高位没产生借位，
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OF=0：因为C1⊕Cf=0，表明有符号数运算发生没溢出， SF=0：因为运算结果的最高位为0,
PF=0：结果中“1”的个数为奇数个，所以PF=0。
第五章
5.1 说明主存储器的组成，并比较SRAM和DRAM有什么不同之处？为什么DRAM的地址一般要分两次接收？ 略。
5.2 有一个64K×16位的存储器，由16K×1位的DRAM芯片（芯片内是128×128结构）构成，存储器读/写周期为500ns，问： （1）需要多少片DRAM芯片？
（2）采用异步刷新方式，如单元刷新间隔不超过2ms，则刷新信号周期是多少？
（3）如果用集中刷新方式，存储器刷新一遍最少用多少时间？ 答：（１）64; （２）15.625微秒 （３）64微秒
5.3 某机字长16 位，CPU地址总线18位，数据总线16位，存储器按字编址，CPU 的控制信号线有：MREQ#（存储器访问请求，
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低电平有效），R/W#（读写控制，低电平为写信号，高电平为读信号）。试问：
（1）该机可以配备的最大主存容量为 。 （2）该机主存采用64K×1bit的DRAM芯片（内部为4个128×128阵列）构成最大主存空间，则共需 个芯片；若采用异步刷新方式，单元刷新间隔为2ms，则刷新信号的周期为 。
（3）若为该机配备2K×16位的Cache，每块8字节，采用2路组相联映象，试写出对主存地址各个字段的划分（标出各个字段的位数）；若主存地址为462EH，则该地址可映象到Cache的哪一组？ （4）已知该机已有8K×16位的ROM存储器，地址处于主存的最高端；现在再用若干个16K×8位的SRAM芯片形成128K×16位的RAM存储区域，起始地址为00000H，假设SRAM芯片有CS#（片选，低电平有效）和WE#（写使能，低电平有效）信号控制端；试写出RAM、ROM的地址范围，并画出SRAM、ROM与CPU的连接图，请标明SRAM芯片个数、译码器的输入输出线、地址线、数据线、控制线及其连接。 答：（１）256KW
（２）64, 15.625微秒
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（３） 高位字块标记(８位) 组地址(８位) 块内地址(２位)
（４）略
5.4 设有一个4体交叉存储器，在使用时经常遇到连续访问同一个存储体的情况，会产生怎样的结果？ 答：存储器带宽降低。
5.5 某计算机的存储系统由Cache、主存和用于虚拟存储的磁盘组成。CPU总是从Cache中获取数据。若所访问的字在Cache中，则存取它只需要20ns，将所访问的字从主存装入Cache需要60ns，而将它从磁盘装入主存则需要1200?s。假定Cache的命中率为90%，主存的命中率为60%，计算该系统访问一个字的平均存取时间。 答：48.0098?s
5.6 CPU执行一段时间时，cache完成存取的次数为3900次，主存完成的存取次数为100次，已知cache的存储周期为40ns，主存的存储周期为240ns。求cache/主存系统的效率和平均访问时间？ 答：e=3900/4000=97.5% Ta=45ns
5.7 某处理器包含一片内Cache，容量为8K字节，且采用4路
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