计算机组成原理课后习题答案(一到九章)

A. 首先在乘数最末位yn后增设附加位yn+1,且初始yn+1=0,再依照ynyn+1的值确定下面的运算。 B. 首先在乘数最末位yn后增设附加位yn+1,且初始yn+1=1,再依照ynyn+1的值确定下面的运算。 C. 首先观察乘数符号位,然后决定乘数最末位yn后附加位yn+1的值,再依照ynyn+1的值确定下面

的运算。

D. 不应在乘数最末位yn后增设附加位yn+1,而应直接观察乘数的末两位yn-1yn确定下面的运算。 (7) 下面对浮点运算器的描述中正确的是 A 。

A. 浮点运算器由阶码部件和尾数部件实现。 B. 阶码部件可实现加、减、乘、除四种运算。 C. 阶码部件只能进行阶码的移位操作。 D. 尾数部件只能进行乘法和加法运算。

(8) 若浮点数的阶码和尾数都用补码表示,则判断运算结果是否为规格化数的方法是 C 。

A. 阶符与数符相同为规格化数。 B. 阶符与数符相异为规格化数。

C. 数符与尾数小数点后第一位数字相异为规格化数。 D. 数符与尾数小数点后第一位数字相同为规格化数。

(9) 已知[x]补=1.01010,[y]补=1.10001,下列答案正确的是 D 。

A. [x]补+[y]补=1.11011 B. [x]补+[y]补=0.11011 C. [x]补-[y]补=0.11011 D. [x]补-[y]补=1.11001 (10) 下列叙述中概念正确的是 D 。

A. 定点补码运算时,其符号位不参加运算。

B. 浮点运算中,尾数部分只进行乘法和除法运算。 C. 浮点数的正负由阶码的正负符号决定。

D. 在定点小数一位除法中,为了避免溢出,被除数的绝对值一定要小于除数的绝对值。

3.22 填空题

(1) 在补码加减运算中,符号位与数据 ① 参加运算,符号位产生的进位 ② 。

答:① 按同样规则一起 ② 自动丢失

(2) 在采用变形补码进行加减运算时,若运算结果中两个符号位 ① ,表示发生了溢出。若结果的

两个符号位为 ② ,表示发生正溢出;为 ③ ,表示发生负溢出。 答:① -55 ② 11110010 ③ +73 ④ 01001001

(3) 在原码一位乘法的运算过程中,符号位与数值位 ① 参加运算,运算结果的符号位等于 ② 。

答:① 分别 ② 两操作数的符号的模2加(异或)

(4) 浮点乘除法运算的运算步骤包括: ① 、 ② 、 ③ 、 ④ 和 ⑤ 。 答:① 阶码运算 ② 溢出判断 ③ 尾数乘除运算 ④ 结果规格化处理 ⑤ 舍入处理 (5) 在浮点运算过程中,如果运算结果的尾数部分不是 ① 形式,则需要进行规格化处理。设尾数采用补码表示形式,当运算结果 ② 时,需要进行右规操作;当运算结果 ③ 时,需要进行左规操作。

答:① 规格化 ② 溢出 ③ 不是规格化数

(6) 将两个8421BCD码相加,为了得到正确的十进制运算结果,需要对结果进行修正,其修正方法是 ① 。

答:① 两个8421码相加后,若相加的和数<10,则不需修正,按二进制规则相加的结果就是

正确的8421码的和数;若相加的和数≥10,则需在二进制相加的结果上加“0110”进行修正。

(7) 浮点运算器由 ① 和 ② 两部分组成,它们本身都是定点运算器,其中①要求能够进行 ③ 运算;②要求能够进行 ④ 运算。

答:① 阶码部件 ② 尾数部件 ③ 加减 ④ 加减乘除

(8) 设有一个16位的数据存放在由两个8位寄存器AH和AL组成的寄存器AX中,其中数据的高8位存放在AH寄存器中,低8位存放在AL寄存器中。现需要将AX中的数据进行一次算术左移,其操作方法是:先对 ① 进行一次 ② 操作,再对 ③ 进行一次 ④ 操作。

答:① AL ② 算术左移 ③ AH ④ 带进位循环左移

3.23 是非题

(1)运算器的主要功能是进行加法运算。 ×

(2)加法器是构成运算器的主要部件,为了提高运算速度,运算器中通常都采用并行加法器。 √ (3)在定点整数除法中,为了避免运算结果的溢出,要求|被除数|<|除数|。 √ (4)浮点运算器中的阶码部件可实现加、减、乘、除运算。 × (5)根据数据的传递过程和运算控制过程来看,阵列乘法器实现的是全并行运算。 √ (6)逻辑右移执行的操作是进位标志位移入符号位,其余数据位依次右移1位,最低位移入进位标志位。×

第四章 作业解答

4.1 静态MOS存储器与动态MOS存储器存储信息的原理有何不同?为什么动态MOS存储器需要刷新?一般有哪几种刷新方式?

答:静态MOS存储器利用一个双稳态触发器存储一个二进制位,只要不断电就可以保持其中存储的二进制数据不丢失。

动态MOS存储器使用一个MOS管和一个电容来存储一位二进制信息。用电容来存储信息减少了构成一个存储单位所需要的晶体管的数目。

由于动态MOS存储器中的电容会产生漏电,因此DRAM存储器芯片需要频繁的刷新操作。 动态存储器的刷新方式通常有:

集中式刷新方式、分散式刷新方式、异步式刷新方式

4.2 某一64K×1位的动态RAM芯片,采用地址复用技术,则除了电源和地引脚外,该芯片还应有那些引脚?各为多少位?

答:地址线:采用地址复用技术,可为16/2=8位

数据线:1位;读写线R/W:1位;片选信号CS:1位 或 行选通信号RAS:1位;列选通信号CAS:1位

4.3 在页模式DRAM中,“打开一页”指什么?在打开一页的操作中,信号RAS和CAS的作用是什么? 答:在页模式DRAM中,打开一页是指选中存储矩阵中的一行。

在打开一页的操作中,信号RAS的作用是: 将行地址锁存到行地址译码器,选中存储矩阵中的一行。 信号CAS的作用是:将列地址锁存到列地址译码器,选中存储矩阵中的某一行中的一列。

4.4 EEPROM与UV-EPROM比,其优点是什么?

答:与UV-EPROM比,用电实现擦除的PROM(Electrically Erasable Programmable ROM, EEPROM)有许多优势。其一它是用电来擦除原有信息,因此可实现瞬间擦除,不像UV-EPROM需要20分钟左右的擦除时间。此外,使用者还可以有选择地擦除某个具体字节单元内的内容,而不像UV-EPROM那样,擦除的是整个芯片的所有内容。而EEPROM的最主要优点是使用者可直接在电路板上对其进行擦除和编程,而不需要额外的擦除和编程设备。要充分利用EEPROM的特点,系统设计者必需在电路板上设置对EEPROM进行擦除和编程的电路。对EEPROM的擦除一般需要使用12.5伏的电压(即在VPP引脚上要加有12.5伏的电压)。但现在也有VPP为5~7伏的EEPROM产品,只不过价格要贵一些。

4.5 DRAM的tRC和tRAC指什么?两者有何不同?

答:DRAM的tRC是指存取周期,即存储器连续两次读写操作之间最小的时间间隔。

DRAM的tRAC是指RAS访问时间,即从给出有效的RAS信号那一刻算起,到可以使用出现在芯片的数据输出引脚上的数据(或指令)为止所需的时间。

SRAM和ROM的存取周期和访问时间总是相等的,而DRAM却不是。这是因为当RAS信号变为无效后(由低变为高),它保持高电平状态的持续时间最少要有tRP规定的那么长时间,以便预充内部电路,为下次访问做准备。因此在DRAM中,存取周期与访问时间的近似关系为: ..tRC = tRAC + tRP

4.6 假设某存储器地址长为22位,存储器字长为16位,试问:

(1)该存储器能存储多少字节信息?

(2)若用64K×4位的DRAM芯片组织该存储器,则需多少片芯片?

(3)在该存储器的22位地址中,多少位用于选片寻址?多少位用于片内寻址? 答:(1)该存储器可存储222×2=223=8MB的信息。

(2)需要芯片 222×16/64×210×4=28=256

(3)22位地址中,16位用于片内寻址,6位用于选片寻址。

4.7某8位计算机采用单总线结构,地址总线17根(A16?0,A16为高位),数据总线8根双向(D7?0),控

制信号R/W(高电平为读,低电平为写)。已知该机的I/O设备与主存统一编址,若地址空间从0连续编址,其地址空间分配如下:最低16K为系统程序区,由ROM芯片组成;紧接着48K为备用区,暂不连接芯片;接着60K为用户程序和数据空间,用静态RAM芯片组成;最后4K为I/O设备区。现有芯片如下:

D0-D7 D0-D7 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y6 Y7 F 16KBROM 16KBRAM 3-8译码器 & A13-A0 CS OE A13-A0 CS WE EN A B C A B C

ROM:16k×8位,其中CS:为片选信号,低电平有效,OE:为读出控制,低电平读出有效。 静态RAM:16K×8位,其中CS:为片选信号,低电平有效,WE:为写控制信号,低电平写,高电平读。

译码器:3—8译码器。输出低电平有效。 与非门:扇入系数不限。

试画出主存芯片连接的逻辑图并写出各芯片地址分配表(假设存储器从0连续进行编址)。 答:⑴ 共需5片,其中1片16K×8 ROM,4片16K×8 SRAM

⑵ 各芯片地址分配表

00000H ~ 03FFFH 系统程序区 16KB 04000H ~ 0FFFFH 备用区 48KB 10000H ~ 1EFFFH 用户程序区和数据空间 60KB 1F000H ~ 1FFFFH I/O设备区 4K

0 0000 0000 0000 0000 ~ 0 0011 1111 1111 1111 A16A15A14=000 ROM 1片 0 0100 0000 0000 0000 ~ 0 1111 1111 1111 1111 备用区

1 0000 0000 0000 0000 ~ 1 0011 1111 1111 1111 A16A15A14=100 16KRAM 第1片 1 0100 0000 0000 0000 ~ 1 0111 1111 1111 1111 A16A15A14=101 16KRAM 第2片 1 1000 0000 0000 0000 ~ 1 1011 1111 1111 1111 A16A15A14=110 16KRAM 第3片

1 1100 0000 0000 0000 ~ 1 1110 1111 1111 1111 A16A15A14=111 A13A12≠11 12KRAM 第4片 1 1111 0000 0000 0000 ~ 1 1111 1111 1111 1111 A16A15A14=111 A13A12=11 4K I/O设备区

0 0000 0000 0000 0000 ~ 0 0011 1111 1111 1111 00000H ~ 03FFFH 0 0100 0000 0000 0000 ~ 0 1111 1111 1111 1111 04000H ~ 0FFFFH

1 0000 0000 0000 0000 ~ 1 0011 1111 1111 1111 10000H ~ 13FFFH 1 0100 0000 0000 0000 ~ 1 0111 1111 1111 1111 14000H ~ 17FFFH 1 1000 0000 0000 0000 ~ 1 1011 1111 1111 1111 18000H ~ 1BFFFH 1 1100 0000 0000 0000 ~ 1 1110 1111 1111 1111 1C000H ~ 1EFFFH 1 1111 0000 0000 0000 ~ 1 1111 1111 1111 1111 1F000H ~ 1FFFFH ⑶ 主存芯片与CPU的连接逻辑图

D7~D0 ROM A13~A0 RAM RAM RAM RAM R/W 3—8译码器 MEMR EN C B A A13 A12 A16 A15 A14

4.8 某8位计算机采用单总线结构,地址总线17根(A16~0,A16为高位),数据总线8根双向(D7~0),控制信

号R/W(高电平为读,低电平为写)。

已知该机存储器地址空间从0连续编址,其地址空间分配如下:最低8K为系统程序区,由ROM芯片组成;紧接着40K为备用区,暂不连接芯片;而后78K为用户程序和数据空间,用静态RAM芯片组成;最后2K用于I/O设备(与主存统一编址)。现有芯片如下:

SRAM:16K×8位,其中CS:为片选信号,低电平有效,WE:为写控制信号,低电平写,高电平读。 ROM:8K×8位,其中CS:为片选信号,低电平有效,OE:为读出控制,低电平读出有效。 译码器:3 — 8译码器,输出低电平有效;EN为使能信号,低电平时译码器功能有效。

其它“与、或”等逻辑门电路自选。 (1)请问该主存需多少SRAM芯片? (2)试画出主存芯片与CPU的连接逻辑图。 (3)写出各芯片地址分配表。

D0-D7 D0-D7 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y6 Y7 8K ROM 16K SRAM 3-8译码器 A12-A0 CS OE A13-A0 CS WE EN A B C

答:(1)该主存需多少SRAM芯片?

∵ 用户程序和数据空间,用静态RAM芯片组成共78K,∴ 所需SRAM芯片为:78K×8/16K×8≈5片。最后一片只用14K。

另外,8K系统程序区所需ROM芯片为: 8K×8/8K×8=1片。

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